SK hynix revela H-TPU, processador leve para SSDs de IA e memórias HBF

A SK hynix apresentou uma nova arquitetura de processador pensada para os controladores de SSD da era da inteligência artificial. Batizada de H-TPU (Hynix Transaction Processing Unit), a solução foi revelada pelo vice-presidente de design de SoC da empresa, Koo In-jae, durante a palestra de abertura da ISOCC 2026, conferência internacional sobre SoCs realizada em 12 de outubro em Songdo, Incheon, na Coreia do Sul.

Apesar do nome parecido com o das TPUs usadas em IA, o H-TPU não é um acelerador de tensores. Ele é um processador programável dedicado às transações e ao controle do fluxo de dados dentro do SSD, trabalho que hoje fica a cargo das CPUs de uso geral embutidas nos controladores.

Por que mexer no controlador

Segundo Koo, o desempenho das GPUs e a largura de banda do PCIe praticamente dobram a cada geração, mas as CPUs dos controladores de SSD não acompanham esse ritmo, nem em frequência nem em capacidade de controle. O gerenciamento de um SSD envolve cerca de 100 funções diferentes, e simplesmente adicionar mais núcleos aumenta o consumo de energia e provoca atrasos imprevisíveis no pipeline.

A saída encontrada pela empresa foi trocar uma CPU grandona por dezenas de clusters compactos de H-TPU. Cada um usa um pipeline simplificado de quatro estágios, sem execução superescalar nem fora de ordem. De acordo com a SK hynix, o H-TPU ocupa cerca de 4% da área e consome por volta de 2,5% da energia de um núcleo de CPU convencional. Os módulos também só são ativados quando necessários e ficam em modo de baixo consumo no resto do tempo.

De olho nas memórias HBF

O H-TPU faz parte da estratégia da SK hynix para a HBF (High Bandwidth Flash), novo tipo de memória baseada em NAND que a empresa está padronizando em parceria com a Sandisk. A proposta da HBF é unir a capacidade de um SSD a uma largura de banda próxima da HBM, ocupando um degrau intermediário entre as duas em servidores de IA.

Koo destacou que a inferência de IA depende quase só de leitura, com uma proporção de cerca de 300 mil leituras para cada escrita. Nesse cenário, compiladores e runtimes de IA poderiam avisar com antecedência ao SoC da HBF quais dados serão usados, permitindo que o controlador gerencie buffers e faça a pré-busca enquanto o processamento acontece, escondendo a latência de acesso à NAND.

O próximo passo, segundo a empresa, é a automação por hardware (HWA), que vai transferir tarefas repetitivas, como processamento de comandos, busca de endereços e cópia de buffers, para circuitos dedicados. A SK hynix ainda não informou quando controladores com H-TPU devem chegar a produtos comerciais.

Fonte: ZDNet Korea